数字流水Viterbi译码器的VLSI设计

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数字流水Viterbi译码器的VLSI设计

更新时间：2024-10-14

- 数字流水Viterbi译码器的VLSI设计
- Issue 3, (1995)
- 作者机构：
  
  华中理工大学
- 作者简介：
- 基金信息：
- DOI：
  CLC： TN470.2
- Published：1995
- 稿件说明：
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[1]冯昭志,黄载禄,陈慧,万发贯.数字流水Viterbi译码器的VLSI设计[J].通信学报,1995(03):50-55.

[J]. 1995, (3).
[1]冯昭志,黄载禄,陈慧,万发贯.数字流水Viterbi译码器的VLSI设计[J].通信学报,1995(03):50-55. DOI：

[J]. 1995, (3). DOI：

摘要

本文介绍了高速数字流水Ｖｉｔｅｒｂｉ译码器的ＶＬＳＩ设计。在符号４值系统的基础上，给出Ｖｉｔｅｒｂｉ算法的新的功能分解公式，并介绍了用于译码器实现的两个重要的快速运算部件ＡＤＤ和ＭＡＸ的原理及其现场可编程（序）门阵列（ＦＰＧＡ）实现。文中详细讨论了译码器的ＶＬＳＩ结构、设计和性能分析。本文给出的Ｖｉｔｅｒｂｉ译码器可塑性强，并具有高度的并行性和很高的数据吞吐率。

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