MPEG-2视频码流分解的VHDL描述与验证

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更新时间：2024-10-14

- MPEG-2视频码流分解的VHDL描述与验证
- Issue 9, Pages: 41-45(2000)
- 作者机构：
  
  上海交通大学电子工程系!上海200030
- 作者简介：
- 基金信息：
- DOI：
  CLC： TN919.8
- Published：2000
- 稿件说明：
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[1]惠新标,郑志航,叶楠.MPEG-2视频码流分解的VHDL描述与验证[J].通信学报,2000(09):41-45.

[J]. 2000, (9): 41-45.
[1]惠新标,郑志航,叶楠.MPEG-2视频码流分解的VHDL描述与验证[J].通信学报,2000(09):41-45. DOI：

[J]. 2000, (9): 41-45. DOI：

本文提出一个MPEG - 2视频解码中码流分解的硬件设计

包括解码控制和变长码解码。一些新的硬件设计

如 :将宏块和块控制作为主要状态 ;采用桶形移位缓冲器并行解变长码 ;将变长码的长度计算和解码分别进行 ;将码表分割成多个小码表等等

保证了MPEG - 2MP @ML的实时解码

并为更复杂的应用提供了扩展的余地。本文中的设计是MPEG - 2解码ASICVLSI设计工作的一部分。

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