在原理上虽然高速数字通信扰码同低速扰码相同

但由于工程实现中的困难必须考虑新的高速系统。本文讨论的系统

在低速支路速率下产生一套m序列

用来对支路码流扰码或解扰;在群路中

扰码后的码流通过复接合成高速码流

该码流等效于在群路扰码产生的码流

这个码流在接收侧群路被分解为支路。在保证等效性的前提下此系统中多数部分工作在支路速率

降低了工程实现的困难。为保证这种等效性本文分析了在设计中必须保证满足的三个条件。组合逻辑是本系统的关键。表1中给出支路组合逻辑的一些设计结果

这些基于理论推导又被计算机模拟证明其正确性的结果在设计中可直接采用。本系统还兼有定时系统的功能。